Choose an application

• Reference Manager
• EndNote
• RefWorks (Direct export to RefWorks)

Choose an application

• Reference Manager
• EndNote
• RefWorks (Direct export to RefWorks)

Choose an application

• Reference Manager
• EndNote
• RefWorks (Direct export to RefWorks)

Self-heating is een uitdaging voor de geschaalde transistoren. Specifiek voor multi-gate transistoren zoals finFETs en nanowires wordt verwacht dat self-heating zal verder toenemen en hierdoor een significante invloed zal hebben op de prestaties en de lange-termijn betrouwbaarheid van deze MOSFETs. Eén van de mogelijke transistorarchitecturen voor de komende technologienodes, zoals de N5 of de N3 node zijn verticaal geïntegreerde nanowire transistoren. Door hun fundamenteel verschil in integratie bieden ze enkele significante voordelen ten opzichte van klassieke, horizontaal geïntegreerde transistoren. Echter zijn de self-heating karakteristieken, meer bepaald de thermische weerstand, van deze transistoren tot op heden nog volledig onbekend. In deze thesis wordt daarom getracht de thermische weerstand van deze verticaal geïntegreerde nanowires te bepalen. Hiervoor werden metingen verricht op een nog erg experimenteel lot en dienden heel wat parasitaire en niet-ideale effecten in rekeningen genomen te worden. Toch slaagden we erin om de thermische weerstanden experimenteel te bepalen en konden we vaststellen hoe de thermische weerstand evolueert als een functie van nanowire diameter, pitch, het aantal nanowires in een MOSFET. Tevens konden we vaststellen dat het verschil in dopering geen aanleiding geeft tot significante verschillen in de thermische weerstand. In een tweede luik werd getracht de meetresultaten te verifiëren en te vergelijken met eindige-elementen simulaties. Deze geparametriseerde simulaties omvatten alle geometrieën die hierboven gemeten werden. Hiermee konden we kwalitatief onze meetresultaten bevestigen. Kwantitatief bleek er echter een aanmerkelijk verschil te zitten tussen de meetresultaten en de simulaties, wat uit een sensitiviteitsanalyse van de geometrische en thermische parameters niet opgelost kon worden. We concluderen hieruit dat eenvoudige lineaire eindige-elementen simulaties niet volstaan om verticale nanowire-structuren kwantitatief te simuleren. Tot slot wordt op basis van de opgedane kennis doorheen deze thesis raadgevingen meegegeven voor een thermisch geoptimaliseerd ontwerp van nanowire-transistoren.

Choose an application

• Reference Manager
• EndNote
• RefWorks (Direct export to RefWorks)

Het onderwerp van deze thesis is de studie van de analoge en RF performantie van ongedopeerde dubbele gate MOSFET's, ook bekend als FinFET's. Dit device is een mogelijk alternatief voor de planaire bulk MOSFET, omwille van zijn betere elektrostatische controle en hogere immuniteit voor kort-kanaal effecten, en een lagere variabiliteit en betere schaalbaarheid naar toekomstige generaties. In dit werk worden de DC, de laagfrequent analoge en de hoogfrequente (RF) parameters van de FinFET gekarakteriseerd als functie van de geometrie van en de aangelegde spanningen aan de transistor. De geldigheid van conventionele extractiemethoden wordt onderzocht. Specifieke kenmerken van de FinFET architectuur, zoals de rol van de vinbreedte, worden eveneens bestudeerd. Er wordt speciale aandacht besteed aan de extractie van de parasitaire weerstanden en capaciteiten, en hun impact op de analoge en RF-performantie. De belangrijkste elementen die de RF performantie beperken worden geïdentificeerd, en manieren om de performantie van FinFET's te verbeteren worden voorgesteld. De impact van nieuwe materialen en procesmodules op de analoge en RF performantie wordt geëxploreerd. Tenslotte wordt de performantie van de FinFET vergeleken met die van de planaire bulk MOSFET, worden de sterktes en de zwaktes van de twee technologieën belicht, en worden richtlijnen gegeven voor de verdere schaalverkleining vanuit analoog en RF standpunt. FinFET's vertonen belangrijke en niet verwaarloosbare parasitaire weerstanden en capaciteiten. De parasitaire weerstand reduceert de beschikbare spanning over het intrinsieke kanaal, wat op zich weer leidt tot een lagere transconductantie en daardoor een negatieve impact heeft op zowel de analoge als de RF performantie. De parasitaire capaciteiten degraderen de hoogfrequente performantie indicatoren, zoals de cutoff frequenties fT en fmax. De FinFET parasitaire elementen worden in detail geanalyseerd met behulp van een model met twee niveaus, m.n. een inwendig parasitair niveau, bestaande uit overlap en strooi capaciteiten, en een extern niveau bestaande uit de acces capaciteiten. De parasitaire elementen worden geëxtraheerd uit s-parameter metingen op RF transistoren met verschillende vinnen en vingers. De conclusie is dat de acces capaciteiten 2 tot 3 maal kleiner zijn dan de overlap capaciteiten, en dat hun impact gereduceerd wordt voor grotere aantallen vinnen of vingers. Door verschillende referentie oppervlakken in de FinFET te definiëren, met elk een overeenstemmende subset van deze parasitairen kunnen de bijhorende cutoff frequenties worden berekend. De cutoff frequentie daalt wanneer we van het binnenste naar het buitenste oppervlak bewegen ten gevolge van de parasitaire elementen. De cutoff frequentie daalt met niet minder dan 55-60% ten opzichte van de intrinsieke waarde ten gevolge van de overlap capaciteit. Serieweerstand en acces capaciteit vertegenwoordigen slechts 10-15% van de performantiedegradatie. In totaal bedraagt de reductie in cutoff frequentie tussen het intrinsieke en het extrinsieke device zowat 70-75%. De inwendige parasitaire (overlap) capaciteit wordt verder in detail bestudeerd aan de hand van een recent ontwikkeld analytisch model voor de overlap en de strooicapaciteiten. De berekening van de termen die bijdragen tot de overlapcapaciteit tonen aan dat het grootste deel van deze capaciteit breedte afhankelijk is, en bijgevolg inherent aan de FinFET. Het zij-oppervlak vertoont een ietwat grotere capaciteit (~ 0.1 fF/um) dan het top oppervlak, wat kan worden toegewezen aan de afstand tussen de vinnen. Er werd ook vastgesteld dat de fT van de FinFET trager schaalt dan de inverse gate lengte afhankelijkheid die verwacht wordt in het regime van driftsnelheid saturatie. Dit wordt eveneens verklaard door de parasitaire elementen. Er werd eveneens een RF macromodel ontwikkeld, door het model voor de parasitaire elementen toe te voegen aan een DC model, dat gebaseerd is op de oppervlakte potentiaal. Een gevoeligheidsanalyse van de piek fT aan de geometrische parameters toont aan dat de gate lengte de meest dominante parameter is om fT te verhogen, alhoewel het effect ervan vermindert ten gevolge van de parasitaire elementen. In een volgend deel bestuderen we de impact van de gate stack en de vinbreedte op de analoog en RF performantie van de FinFET's. Mobiliteit, 1/f-ruis en mismatch worden alle sterk beïnvloed door de keuze van de gate stack, terwijl de impact op de saturatie driftsnelheid eerder zwak is. Ook de impact van de vinbreedte doet zich vooral voelen op de mobiliteit, de uitgangsconductantie, de 1/f-ruis en de mismatch, terwijl dit opnieuw veel minder is op de saturatie driftsnelheid. De ongevoeligheid van de saturatie driftsnelheid is te wijten aan de universaliteit van de verstrooiingsmechanismen bij hoge velden en de isotropie van de effectieve massa ten gevolge van de hoge bezettingsgraad van alle sub-banden bij deze spanningscondities. Tenslotte worden de analoge en RF performantie indicatoren van de FinFET's vergeleken met die van de planaire bulk MOSFET's. De mobiliteit van de FinFET is beter dan die van de planaire bulk MOSFET omwille van de lagere dopering van de FinFET, terwijl de saturatie driftsnelheid beter is voor de planaire bulk MOSFET. Wat betreft de analoge performantie indicatoren blijken de betere immuniteit tegen kort-kanaaleffecten en de betere uitgangsconductantie van de FinFET te leiden tot een hogere versterking, terwijl de verhoogde serieweerstand van de FinFET dan weer leidt tot een lagere transconductantie bij hoge gate overdrive spanningen. We kunnen dus besluiten dat de designruimte kan worden opgedeeld in een gebied voor lage gate overdrive spanningen, waar de FinFET beter is, terwijl in het gebied voor hogere gate overdrive spanningen de planaire bulk MOSFET superieur presteert. De hogere parasitaire elementen van de FinFET en de lagere saturatie driftsnelheid resulteren uiteindelijk in een lagere piek cutoff frequentie voor de FinFET. De aanwezigheid van verschillende kristalrichtingen voor het FinFET inversiekanaal (zijkant vs. top) blijken geen echte beperking te zijn voor zijn performantie voor de hoge gate en lage drain spanningen. Technieken zoals SEG (Selectieve epitaxiale groei) kunnen succesvol aangewend worden om de serieweerstand te reduceren en op die manier digitale performanties te halen die competitief zijn met die van planaire bulk MOSFET. Via een nauwgezette optimalisatie van de LDD en spacer gebieden, door serieweerstand te ruilen voor parasitaire capaciteit, vergezeld van een agressieve gate lengte schaling en andere performantie boosters zoals het inbouwen van mechanische spanning kan verwacht worden dat de performantie verder verhoogd kan worden. Maar door de iets lagere saturatiesnelheid en de hogere parasitaire capaciteiten zal de FinFET performantie toch steeds lager zijn dan die van de planaire bulk MOSFET. This aim of this thesis is the study of analog/RF performance of the undoped double gate MOSFET, also known as the FinFET, which is being proposed as an alternative to the planar bulk MOSFET, on account of its better electrostatic control and immunity to short channel effects, lower variability, and better extendibility to future generations. In this work, the DC, low frequency analog and high frequency (RF) parameters of the FinFET are characterized as a function of device geometry and bias parameters. The validity of conventional extraction methodologies is examined. Specificities of the FinFET architecture, such as the role of the fin width, are studied as well. Special attention is paid to the extraction of parasitic resistances and capacitances, and their impact on analog/RF performance. The main bottlenecks to RF performance are identified, and ways and means for improving the RF performance of FinFETs are proposed. The impact of new materials and processes on the analog/RF performance of FinFETs is explored. Finally, the FinFET's performance is benchmarked against that of the planar bulk MOSFET, the relative strengths and weaknesses of the architectures are brought out, and some directions on technology scaling from an analog/RF point of view are presented. Significant, non-negligible parasitic resistances and capacitances are observed in FinFETs. The parasitic resistance has the effect of reducing the voltage available across the intrinsic channel, in turn resulting in lower transconductance, which is detrimental to analog as well as RF performances. The parasitic capacitances have the effect of further degrading the high-frequency (RF) figures-of-merit, namely the cutoff frequencies fT and fmax. FinFET parasitics are investigated in detail using a two-level parasitic model comprising an inner parasitic level representing overlap and fringing capacitances, and an outer parasitic level representing the access capacitances. The parasitics are extracted from s-parameter measurements on RF transistors with different numbers of fins and fingers. It is found that access capacitances are 2-3 times smaller than overlap capacitances, and that their impact can be reduced by going to larger numbers of fins and fingers. Different reference surfaces are defined on the FinFET's layout, each comprising a corresponding subset of these parasitics, and the associated cutoff frequencies are calculated. It is found that the cutoff frequencies decrease when going from the innermost towards the outermost surface on account of the parasitics. Due to the overlap capacitance, the cutoff frequency decreases by as much as 55-60 percent from its intrinsic value. Series resistance and access capacitance account for a further 10-15 percent in the performance degradation. Overall, there is a 70-75 percent drop in performance of the extrinsic device compared to the intrinsic device. The inner parasitic (overlap) capacitance is further investigated in detail using an analytical model of the FinFET's overlap and fringing capacitances proposed recently in literature. Calculation of the terms contributing to the overlap capacitance reveals that a majority of this capacitance is width dependent, and hence inherent to the FinFET. A somewhat increased (~ 0.1 fF/um) capacitance is observed for the side surface compared to the top surface, which is attributed to the inter-fin spacing. The FinFET's fT is found to scale at a lower rate than the inverse gate length dependence imposed by the velocity saturation limit, which is attributed to the parasitics. An RF macromodel is built by adding the two-level parasitic model to a DC model which is based on a surface potential based formulation. Sensitivity analysis of the peak fT to the geometrical parameters reveals the gate length to be the most sensitive parameter, though the rate of this improvement is decreased due to parasitics. The impact of gate stack and fin width on the FinFET's analog/RF performance is investigated. Mobility, 1/f noise and mismatch are strongly affected by the choice of gate stack, while the impact on saturation velocity is weak. Likewise, the impact of fin width is felt most strongly on the mobility, output conductance, 1/f noise and mismatch, while its impact on saturation velocity is comparatively weak. The insensitivity of saturation velocity is due to the universality of scattering mechanisms at high gate fields and the isotropy of the effective mass due to heavy occupancy of all the sub-bands at these bias conditions. Finally, the analog/RF figures-of-merit of FinFETs are benchmarked with planar bulk MOSFETs. Mobility of FinFETs is better than planar bulk MOSFETs due to the FinFET's lower body doping, while the saturation velocity is better for planar bulk MOSFETs. Among analog figures-of-merit, the better short-channel immunity and output characteristics of FinFETs translates into improved voltage gains, while the FinFET's higher series resistance results in degraded transconductance at high gate overdrives. We thus see a division of the design space, with FinFETs being better at low gate overdrives, and planar bulk being superior at high gate voltage overdrives. The higher parasitics of FinFETs, and their lower saturation velocity compared to planar bulk MOSFETs results in a correspondingly lower peak cutoff frequency. The FinFET's surface orientation does not present a major bottleneck to its performance at high gate and drain bias regions. Techniques such as SEG can be used successfully to reduce the series resistance and obtain digital performances that are competitive to that of planar bulk MOSFETs. Careful optimization of LDD and spacer regions by trading off series resistance for parasitic capacitance, accompanied by aggressive gate length scaling and other performance boosters such as strain can be expected to result in improved performances, though the slightly lower saturation velocity and higher parasitic capacitance will make the FinFET's performance lag behind that of the planar bulk MOSFET. De voortdurende schaalverkleining van de planaire single gate bulk MOSFET gedurende de twee laatste decennia resulteerde in een enorme verbetering van zowel de digitale als de analoge en RF performantie, hetgeen grote opportuniteiten creëerde voor VLSI technologie. Deze opportuniteiten zijn een verhoogde transistor drive stroom, verhoogde transistor dichtheden en snellere schakelsnelheden, die allen gewenst zijn voor digitale toepassingen, waar de transistor wordt gebruikt als een schakelaar; verbeterde cutoff frequenties, ruis en mismatch performantie, die vooral gewenst zijn voor analoge/RF toepassingen, waar de transistor wordt gebruikt als een versterker. Spijtig genoeg wordt de verdere schaalverkleining van de single-gate bulk MOSFET geconfronteerd met moeilijke uitdagingen op verschillende fronten. Vooreerst neemt de snelheid van de performantieverbetering af ten gevolge van fundamentele beperkingen opgelegd door de fysische werking van de transistor. Ten tweede gaat elke verbetering van de performantie gepaard met een vermindering van de controle over het kanaal, een fenomeen dat bekend staat onder de naam Kort-kanaal effect (Short Channel Effect of SCE). Dit effect heeft belangrijke consequenties voor zowel de digitale als de analoge en RF toepassingen. Het resulteert in een verlaging van de drempelspanning, een degradatie van de helling in het zwakke inversiegebied en een toename van de stroom in de af-toestand van de transistor (ook wel lekstroom genoemd). Die effecten zijn vooral nefast voor digitale toepassingen. SCE resulteert echter ook in lagere spanningsversterking, wat nefast is voor analoge toepassingen. Bovendien zijn er ook heelwat technologische problemen om transistoren met almaar kleinere dimensies te fabriceren, met als resultaat een niet te vermijden toename in de variabiliteit van de transistor parameters, wat grote problemen veroorzaakt voor zowel digitale als analoge en RF toepassingen. Om bovenstaande problemen aan te pakken wordt een strategie ontwikkeld langs twee lijnen. Enerzijds worden nieuwe materialen en procesmodules geïntroduceerd om de performantie van de MOSFET te verbeteren. Anderzijds worden alternatieve transistor architecturen voorgesteld, die inherent meer immuun zijn aan kort-kanaal effecten en aan variabiliteit. De belangrijkste van deze alternatieven is de niet-planaire ongedopeerde dubbel-gate MOSFET, ook bekend als FinFET. In een FinFET bestaat het kanaal uit een dunne schijf ongedopeerd silicium, ook wel 'vin' genoemd (fin in het Engels), die omgeven is door de gate, wat resulteert in een sterkere controle van de gate over het kanaal. In dit type transistor vloeit de stroom zowel langs de top als langs de zijkanten van de vin. Het onderwerp van deze thesis is de studie van de analoge en RF performantie van deze multiple gate FET's (FinFET's). DC, laag-frequente (analoog) en hoog-frequente (RF) parameters van de FinFET, zoals serieweerstand, mobiliteit, saturatiesnelheid, ruis, mismatch en cutoff frequenties werden gekarakteriseerd als functie van de geometrie van en de aangelegde spanningen aan de transistor. De mate waarin conventionele extractiemethodologieen geldig blijven werd nagegaan. Specifieke kenmerken van de FinFET architectuur, zoals de rol van de vinbreedte, werden bestudeerd. Speciale aandacht werd ook besteed aan de extractie van de parasitaire weerstanden en capaciteiten, en hun impact op de analoge en RF-performantie. Een van de conclusies is dat de parasitaire elementen van de transistor een belangrijke impact hebben op de performantie. De belangrijkste elementen die de RF performantie beperken werden geïdentificeerd, en manieren om die performantie te verbeteren werden voorgesteld. De impact van nieuwe materialen en procesmodules op de analoge en RF performantie werd

621.382 <043> --- Academic collection --- 621.382 <043> Electronic devices using solid-state effects. Semiconductor devices--Dissertaties --- Electronic devices using solid-state effects. Semiconductor devices--Dissertaties --- Theses