TY - THES ID - 134843593 TI - Ontwerp van een OPB-wishbonebrug Implementatie in een Virtex-II Pro-FPGA AU - Maricau, Elie AU - Derynck, Lynn AU - Katholieke Hogeschool Brugge-Oostende. Departement Industriële Wetenschappen en Technologie PY - 2005 PB - Oostende Katholieke Hogeschool Brugge-Oostende DB - UniCat UR - https://www.unicat.be/uniCat?func=search&query=sysid:134843593 AB - Embedded systemen worden in moderne elektronische apparaten steeds meer gebruikt. Door het gebruik van geïntegreerde processoren in FPGA's is het mogelijk om een volledig ontwerp te maken in relatief korte tijd en met beperkte kosten. Omdat het onmogelijk is om "from scratch" een embedded systeem te ontwikkelen, hangt het ontwerp sterk af van de aanwezige, integreerbare bouwstenen. Deze bouwstenen (IP-cores) zijn voor niet-commerciële organisaties zoals scholen en onderzoekscentra echter vrij duur. De oplossing hiervoor is een soort opensource-hardware. IMEC beschikt over een ontwikkelingsbord van Xilinx, dat een FPGA-core bevat met geïntegreerde PowerPC. De processor staat via een snel CoreConnect-bussysteem in verbinding met de rest van het systeem. Eén van de bussen van het CoreConnect-systeem is de OPB. Deze bus is echter niet verenigbaar met vrij verkrijgbare IP-cores. Een groot deel van deze cores kunnen wel aangesloten worden op een andere, vrije busstandaard, de wishbonebus. Daarom zou het een oplossing zijn, mocht er een brug ontwikkeld worden die de OPB met de wishbonebus verbindt. De bedoeling van dit eindwerk is een brug te ontwerpen tussen de wishbonebus en de OPB, die datatransport in beide richtingen toelaat. De brug moet in VHDL ontwikkeld worden en niet alleen alle functionaliteit van beide bussystemen ondersteunen, maar ook functioneren wanneer de klokfrequenties van beide bussen totaal verschillen. Daartoe moeten signalen gesynchroniseerd worden om van het ene naar het andere klokdomein over te gaan. Het resultaat van de thesis is een brug die voldoet aan alle vooropgestelde eisen en zo is ontworpen dat deze in alle omstandigheden zo goed mogelijk presteert. Het is immers de bedoeling dat de brug de signalen met zo weinig mogelijk vertraging doorstuurt. Met behulp van FIFO's, die hardwarematig op de FPGA aanwezig zijn, kunnen sequentiële transfers heel snel verwerkt worden. Tenslotte werd een testsysteem ontwikkeld dat met behulp va... ER -